MFG常用英文单字Semiconductor半导体导体、绝缘体和半导体主要依据导电系数的大小，决定了电子的移动速度。
导体：金、银、铜、铁、人、水……导电系数大，传导绝缘体：塑料、木头、皮革、纸……导电系数小、传导不半导体：硅中加锗、砷、镓、磷……平时不导电加特定电压后导电Wafer芯片或晶圆：原意为法国的松饼，饼干上有格子状的饰纹，与FAB内生产的芯片图形类Lot批；一批芯片中最多可以有25片，最少可以只有一片。
IDIdentification的缩写。
用以辨识各个独立的个体，就像公司内每一个人有自己的识别证。
WaferID每一片芯片有自己的芯片刻号，叫WaferID。
LotID每一批芯片有自己的批号，叫LotID。
PartID各个独立的批号可以共享一个型号，叫PartID。
WIPWorkInProcess，在制品。
从芯片投入到芯片产品，FAB内各站积存了相当数量的芯片，统称为FAB内的WIP。
一整个制程又可细分为数百个Stage和Step，每一个Stage所堆积的芯片，称为StageWIP。
LotPriority每一批产品在加工的过程中在WIP中被选择进机台的优先级。
SuperHotRun的优先级为1，视为等级最高，必要时，当Lo上一站加工时，本站便要空着机台等待SuperHotRuHotRun的优先级为2，紧急程度比SuperHotRun次一级。
产品在机台加工过程中，每一站均设定规格。
机台加工后，产品或控片经由量测机台量测，该产品加工后，是否在规格内。
若超出规格﹝OutofSPEC﹞，必须通知组长将产品Hold，并同时通知制程工程师前来处理，必要时机台要停工，重新monitor，确定量测规格，藉以提升制程能SPCStatisticsProcessControl统计制程管制；透过统计的手法，搜集分析资料，然后调整机台参数设备改善机台状况或请让机台再处理每一批产品时，都能接近规定的规格，藉以提升制程能OIOperationInstruction操作指导手册；每同一型号的机台都有一份OI。
可以共享一份OI。
OI含括制程参数、机台程序、机器简介、操作步骤与注意事项。
其中操作步骤与注意事项是我们该熟记的部TECNTemporaryEngineeringChangeNotice临时工程变更通知。
因应客户需求或制程规格短期变更而与O.I.所订定的规格有所冲突时制程工程师发出TECN到线上，通知线上的操作人员规格变更。
所以交接之后，第一件事应先阅读TECN并熟记，阅读后并要在窗体上签TECN既为短暂，就必须设定期限，过期的TECN必须交由组长，转交Key-iQ：当O.I.与TECN有冲突时，以哪一个为标准？Yield当月出货片数良率=当月出货片数+当月报废片数良率越高，成本越低。
Discipline简单称之为『纪律』。
泛指经由训练与思考，对群体的价值观产生认同而自我约束，使群体能在既定的规范内达成目标，与一般的盲从不同。
制造部整体纪律的表现，可以由FAB执行6S够不够彻底和操作错误多寡作为衡量标准！FAB内整体的纪律表现，可以反应在Yield上。
AMHSAutomaticMaterialHandlingSystem：自动化物料传输系统。
FAB内工作面积越来越大，且放8吋芯片的POD重达5.8公斤左右，利用人力运送的情况要尽量避免，再则考虑FABWIP的增加，要有效追踪管理每个LOT，让FAB的储存空间向上发展，而不治对FAB内的AirFlow影响太大，所以发展AMHS。
有人称呼AMHS微Interbay或是OverheadTransportation。
广义的AMHS，应包含Interbay和Intrabay。
ProcessandEquipmentProcess：以化工反应加工、处理。
FAB内芯片加工包含了物理和化学反应。
ProcessEngineering叫做制程工程师，简称为P.E.简单称为制程。
Equipment：机器设备的统称，泛指FAB内所有的生产机台与辅助机台。
EquipmentEngineering叫做设备工程师，简称为E.E.简单称为设备。
AutomationEng+MFG+P.E+E.E.构成FAB内基础Operation。
O.I.是四者共同的语言，最高指导原则。
Recipe(PPID）程序；当wafer进入机台加工时，机台所提供的一定步骤，与每个步骤具备的条件。
机台的Recipe则记录Wafer进机台后要先经过那一个Chamber(反应室)，再进入那一个Chamber。
Area区域；。
某一特定的地方。
在FAB内又可区分为以下的几个工作区域，每一个区域在制程上均有特定的目的。
WAFERSTARTAREA–芯片下线区DIFFAREA–炉管(扩散)区PHOTOAREA–黄光区ETCHAREA–蚀刻区IMPAREA–离子植入区CVDAREA–化学气相沉积区SPUTAREA–金属溅镀区CMPAREA–化学机械研磨区WATAREA–芯片允收测试区GRIND–晶背研磨区CWR﹝ControlWaferRecycle﹞--控挡片回收中心Bay由走道两旁机器区隔出来的区域。
FAB内的Bay排列在中央走道两旁，与中央走道构成一个「非」字型，多条Bay可以并成一个Area。
OPIOperatorInterface操作者接口；PROMIS系统呈现在操作端的画面，使用者可以由起始画面进入特定的功能画面，完成工作。
某些常用的功能画面经过整合以图形显示在一个画面上，每个图形代表一项功能，这些图形叫做GUI﹝GraphicUserInterface﹞。
Rack货架；摆放POD的地方，固定不动。
PNProductionNotice制造通报；凡OI未规定之范围，或已规定但需再强调所及的临时性通知最长为期一个月，需经制造部副理签核过。
PN也是每天一上班交接后必读的资料，需签名，列入Audit项目。
Controlwafer控片；控片进机台加工后，要经过量测机台量测，测量后的值可以判定机台是否处在稳定的状态，可以从事生产或RUN出来的产品是否在制程规格内，才决定产品是不是可以送到下一站，还是要停下来，待制程工程师检查。
控片使用一次就要进入回收流程。
DummyWafer挡片；挡片的用途有2种：﹝1﹞暖机﹝2﹞补足机台内应摆芯片而未摆的空位置。
Alarm警讯；机台经常会送出一些AlarmMessage，告诉操作人员当时机台不正常的地方。
透过设备工程师的处理，将机台恢复正常可以生产的状部分Alarm并不影响生产，只是一个警告讯号，严重的Alarm，会将机台停下来。
不论是哪一种Alarm制造部操作人员都应将讯息转告工程部人员，不能私自处Move产量；FAB以芯片的MOVE作当天生产结果的MOVE有Stagemove、stepmove、locationmove或layermove，大致上我们会以Stagemove加上stepmove去计算各区的表KSR生产报表；从KSR的MOVE量，可以比较出当天生产状况的好坏。
一个Lot如果有25pcs，当天移动3个stage的话，则该Lot当天的MOVE量为75pcs。
如果这三个Stage内有12Steps再加上第四个Stage﹝已过了2个step，尚有1个stepmove未过﹞，则该Lot当天stepmov25*﹝12+2﹞=350pcsTurnRatio周转率(T/R)；周转率可以判断FABCycleTime的长短，在制品﹝WIP﹞的多寡。
如果一批货一天平均过三个Stage，该批或从下线到出货一共要过120个stage，则该批货的平均周转率﹝T/R﹞为3，CycleTime为40天。
将FAB所有的Lot加起来，就等于FAB现有在制品WIP数目。
统计这些现有在制品当天的移动量就可以得到当天的FAB所有的MOVE量。
WPH可以用来衡量直接人员的工作绩效。
WPH=MOVE/UPTime。
例如：从早上8：00到下午18：00A机台一天产出的300片Wafer。
而该机台从11：00---15：00因维修保养而停止生产，所以A机台从08：00到18：00的平均WPH为300/﹝10-4﹞=50片。
PM的坚隔依机台特性而各有不同，有的算片数或RUN数，有的固定每周每月。
想象汽车每隔5000/10000公里要换机油、检查各部位的零件，道理是一样的。
TE除了要将实际的Wafer分成两批放在不同的POD内外，还要在GUI帐上将原批号分帐。
2.200mm，300mmWafer代表何意义答：8吋硅片(wafer)直径为200mm,直径为300mm硅片即12吋.3.目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？答：当前1~3厂为200mm(8英寸)的wafer,工艺水平已达0.13um工艺。
未来北京厂工艺wafer将使用300mm(12英寸)。
4.我们为何需要300mm答：wafersize变大，单一wafer上的芯片数(chip)变多，单位成本降低200→300面积增加2.25倍,芯片数目约增加2.5倍5.所谓的0.13um的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13um的栅极线宽。
当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。
6.从0.35um->0.25um->0.18um->0.15um->0.13um的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。
从0.35um->0.25um->0.18um->0.15um->0.13um代表着每一个阶段工艺能力的提升。
7.一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N,P-typewafer答：N-typewafer是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片,P-type的wafer是指掺杂positive元素(3价电荷元素,例如：B、In)的硅片。
8.工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）。
其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子注入)、RTP(快速热处理)。
TF包括PVD(物理气相淀积)、CVD(化学气相淀积)、CMP(化学机械研磨)。
硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。
而光罩层数（masklayer）代表硅片的制造必需经过几次的PHOTO（光刻）.10.Wafer下线的第一道步骤是形成startoxide和zerolayer其中startoxide的目的是为何？答：①不希望有机成分的光刻胶直接碰触Si表面。
②在laser刻号过程中,亦可避免被产生的粉尘污染。
11.为何需要zerolayer答：芯片的工艺由许多不同层次堆栈而成的,各层次之间以zerolayer当做对准的基准。
12.Lasermark是什幺用途WaferID又代表什幺意义答：Lasermark是用来刻waferID,WaferID就如同硅片的身份证一样,一个ID代表一片硅片的身份。
13.一般硅片的制造(waferprocess)过程包含哪些主要部分？答：①前段（frontend）-元器件(device)的制造过程。
②后段（backend）-金属导线的连接及护层（passivation）14.前段（frontend）的工艺大致可区分为那些部份答：①STI的形成(定义AA区域及器件间的隔离)②阱区离子注入（wellimplant）用以调整电性③栅极(polygate)的形成④源/漏极（source/drain）的形成⑤硅化物(salicide)的形成15.STI是什幺的缩写为何需要STI答：STI:ShallowTrenchIsolation(浅沟道隔离)，STI可以当做两个组件（device）间的阻隔,避免两个组件间的短路.16.AA是哪两个字的缩写简单说明AA的用途答：ActiveArea,即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。
两个AA区之间便是以STI来做隔离的。
17.在STI的刻蚀工艺过程中，要注意哪些工艺参数？答：①STIetch（刻蚀）的角度；②STIetch的深度；③STIetch后的CD尺寸大小控制。
(CDcontrol,CD=criticaldimension)18.在STI的形成步骤中有一道lineroxide（线形氧化层）,lineroxide的特性功能为何？答：Lineroxide为1100C,120min高温炉管形成的氧化层，其功能为：①修补进STIetch造成的基材损伤；②将STIetch造成的etch尖角给于圆化(cornerrounding)。
19.一般的阱区离子注入调整电性可分为那三道步骤功能为何？答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般包含下面几道步骤：①WellImplant：形成N,P阱区；②ChannelImplant：防止源/漏极间的漏电；③VtImplant：调整Vt（阈值电压）。
20.一般的离子注入层次（Implantlayer）工艺制造可分为那几道步骤答：一般包含下面几道步骤：①光刻(Photo)及图形的形成；②离子注入调整；③离子注入完后的ash(plasma(等离子体)清洗)④光刻胶去除（PRstrip）21.Poly（多晶硅）栅极形成的步骤大致可分为那些答：①Gateoxide(栅极氧化层)的沉积；②Polyfilm的沉积及SiON(在光刻中作为抗反射层的物质)的沉积）；③Poly图形的形成(Photo)；④Poly及SiON的Etch；⑤Etch完后的ash(plasma(等离子体)清洗)及光刻胶去除（PRstrip）；⑥Poly的Re-oxidation（二次氧化）。
22.Poly（多晶硅）栅极的刻蚀(etch)要注意哪些地方？答：①Poly的CD(尺寸大小控制；②避免Gateoxie被蚀刻掉，造成基材（substrate）受损.23.何谓Gateoxide(栅极氧化层)答：用来当器件的介电层，利用不同厚度的gateoxide,可调节栅极电压对不同器件进行开关24.源/漏极(source/drain)的形成步骤可分为那些答：①LDD的离子注入（Implant）；②Spacer的形成；③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：RapidThermalAnneal)。
25.LDD是什幺的缩写用途为何答：LDD:LightlyDopedDrain.LDD是使用较低浓度的源/漏极,以防止组件产生热载子效应的一项工艺。
26.何谓Hotcarriereffect(热载流子效应)答：在线寛小于0.5um以下时,因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应,此热载子效应会对gateoxide造成破坏,造成组件损伤。
27.何谓SpacerSpacer蚀刻时要注意哪些地方？答：在栅极(Poly)的两旁用dielectric（介电质）形成的侧壁，主要由Ox/SiN/Ox组成。
蚀刻spacer时要注意其CD大小，profile(剖面轮廓)，及remainoxide(残留氧化层的厚度)28.Spacer的主要功能答：①使高浓度的源/漏极与栅极间产生一段LDD区域;②作为ContactEtch时栅极的保护层。
29.为何在离子注入后,需要热处理(ThermalAnneal)的工艺答：①为恢复经离子注入后造成的芯片表面损伤;②使注入离子扩散至适当的深度;③使注入离子移动到适当的晶格位置。
30.SAB是什幺的缩写目的为何？答：SAB：Salicideblock,用于保护硅片表面，在RPO(ResistProtectOxide)的保护下硅片不与其它Ti,Co形成硅化物(salicide)31.简单说明SAB工艺的流层中要注意哪些答：①SAB光刻后（photo），刻蚀后(etch)的图案（特别是小块区域）。
要确定有完整的包覆（block）住必需被包覆（block）的地方。
②remainoxide(残留氧化层的厚度)。
32.何谓硅化物(salicide)答：Si与Ti或Co形成TiSix或CoSix,一般来说是用来降低接触电阻值（Rs,Rc）。
33.硅化物(salicide)的形成步骤主要可分为哪些答：①Co(或Ti)+TiN的沉积；②第一次RTA（快速热处理）来形成Salicide。
③将未反应的Co(Ti)以化学酸去除。
④第二次RTA(用来形成Ti的晶相转化,降低其阻值)。
34.MOS器件的主要特性是什幺？答：它主要是通过栅极电压（Vg）来控制源，漏极(S/D)之间电流，实现其开关特性。
35.我们一般用哪些参数来评价device的特性？答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk(breakdown)值尽量大，Ioff、Rc尽量小，Vt、Rs尽量接近设计值.36.什幺是IdsatIdsat代表什幺意义？答：饱和电流。
也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的最大电流.37.在工艺制作过程中哪些工艺可以影响到Idsat答：PolyCD(多晶硅尺寸)、GateoxideThk(栅氧化层厚度)、AA(有源区)宽度、Vtimp.条件、LDDimp.条件、N+/P+imp.条件。
38.什幺是VtVt代表什幺意义？答：阈值电压（ThresholdVoltage），就是产生强反转所需的最小电压。
当栅极电压Vg 39.在工艺制作过程中哪些工艺可以影响到Vt答：PolyCD、GateoxideThk.(栅氧化层厚度)、AA(有源区)宽度及Vtimp.条件。 40.什幺是IoffIoff小有什幺好处答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越好。 Ioff越小,表示栅极的控制能力愈好,可以避免不必要的漏电流(省电)。 41.什幺是devicebreakdownvoltage答：指崩溃电压（击穿电压），在Vg=Vs=0时，Vd所能承受的最大电压，当Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。 在器件越做越小的情况下，这种情形会将会越来越严重。 42.何谓ILDIMD其目的为何？答：ILD：InterLayerDielectric,是用来做device与第一层metal的隔离（isolation），而IMD：InterMetalDielectric，是用来做metal与metal的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。 43.一般介电层ILD的形成由那些层次组成？答：①SiON层沉积(用来避免上层B,P渗入器件)；②BPSG（掺有硼、磷的硅玻璃）层沉积；③PETEOS（等离子体增强正硅酸乙脂）层沉积；最后再经ILDOxideCMP(SiO2的化学机械研磨)来做平坦化。 44.一般介电层IMD的形成由那些层次组成？答：①SRO层沉积(用来避免上层的氟离子往下渗入器件)；②HDP-FSG（掺有氟离子的硅玻璃）层沉积;③PE-FSG（等离子体增强,掺有氟离子的硅玻璃）层沉积；使用FSG的目的是用来降低dielectrick值,减低金属层间的寄生电容。 最后再经IMDOxideCMP(SiO2的化学机械研磨)来做平坦化。 45.简单说明Contact(CT)的形成步骤有那些答：Contact是指器件与金属线连接部分，分布在poly、AA上。 ①Contact的Photo（光刻）；②Contact的Etch及光刻胶去除(ash&PRstrip)；③Gluelayer（粘合层）的沉积；④CVDW（钨）的沉积⑤W-CMP。 46.Gluelayer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？答：因为W较难附着在Salicide上,所以必须先沉积只Gluelayer再沉积WGluelayer是为了增强粘合性而加入的一层。 主要在salicide与W(CT)、W(VIA)与metal之间,其成分为Ti和TiN,分别采用PVD和CVD方式制作。 47.为何各金属层之间的连接大多都是采用CVD的W-plug(钨插塞)答：①因为W有较低的电阻；②W有较佳的stepcoverage(阶梯覆盖能力)。 48.一般金属层(metallayer)的形成工艺是采用哪种方式大致可分为那些步骤答：①PVD(物理气相淀积)Metalfilm沉积②光刻(Photo)及图形的形成；③Metalfilmetch及plasma(等离子体)清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀）④Solvent光刻胶去除。 49.Topmetal和intermetal的厚度，线宽有何不同答：Topmetal通常要比intermetal厚得多，0.18um工艺中intermetal为4KA,而topmetal要8KA.主要是因为topmetal直接与外部电路相接，所承受负载较大。 一般topmetal的线宽也比intermetal宽些。 50.在量测Contact/Via（是指metal与metal之间的连接）的接触窗开的好不好时,我们是利用什幺电性参数来得知的答：通过Contact或Via的Rc值，Rc值越高，代表接触窗的电阻越大,一般来说我们希望Rc是越小越好的。 51.什幺是RcRc代表什幺意义？答：接触窗电阻，具体指金属和半导体（contact）或金属和金属(via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。 52.影响Contact(CT)Rc的主要原因可能有哪些答：①ILDCMP的厚度是否异常；②CT的CD大小；③CT的刻蚀过程是否正常；④接触底材的质量或浓度（Salicide，non-salicide)；⑤CT的gluelayer（粘合层）形成；⑥CT的W-plug。 53.在量测Poly/metal导线的特性时,是利用什幺电性参数得知答：可由电性量测所得的spacing&Rs值来表现导线是否异常。 54.什幺是spacing如何量测答：在电性测量中，给一条线(polyormetal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。 当电流偏大时代表导线间可能发生短路的现象。 55.什幺是Rs答：片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况如何。 一般可以量测的为AA(N+,P+),poly&metal.56.影响Rs有那些工艺答：①导线line（AA,poly&metal）的尺寸大小。 (CD=criticaldimension)②导线line（poly&metal）的厚度。 ③导线line(AA,poly&metal)的本身电导性。 （在AA,polyline时可能为注入离子的剂量有关）57.一般护层的结构是由哪三层组成答：①HDPOxide(高浓度等离子体二氧化硅)②SROOxide（Siliconrichoxygen富氧二氧化硅）③SiNOxide58.护层的功能是什幺答：使用oxide或SiN层,用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。 59.Alloy的目的为何答：①Release各层间的stress（应力），形成良好的层与层之间的接触面②降低层与层接触面之间的电阻。 60.工艺流程结束后有一步骤为WAT，其目的为何答：WAT(waferacceptancetest),是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。 （前段所讲电学参数Idsat,Ioff,Vt,Vbk(breakdown),Rs,Rc就是在此步骤完成）61.WAT电性测试的主要项目有那些答：①器件特性测试；②Contactresistant(Rc)；③Sheetresistant(Rs)；④Breakdowntest；⑤电容测试；⑥Isolation(spacingtest)。 62.什么是WATWatch系统它有什么功能答：Watch系统提供PIE工程师一个工具,来针对不同WAT测试项目,设置不同的栏住产品及发出Warning警告标准,能使PIE工程师早期发现工艺上的问题。 63.什么是PCMSPEC答：PCM(Processcontrolmonitor)SPEC广义而言是指芯片制造过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格。 72.YE工程师的主要任务？答：①降低突发性异常状况。 (Excursionreduction)②改善常态性缺陷状况。 (Baselinedefectimprovement)73.如何reduceexcursion答：有效监控各生产机台及工艺上的缺陷现况,defectlevel异常升高时迅速予以查明，并协助异常排除与防止再发。 74.如何improvebaselinedefect答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。 持续不断推动机台与工艺缺陷改善活动，降低defectlevel使产品良率于稳定中不断提升75.YE工程师的主要工作内容？答：①负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。 ②评估并建立各项缺陷监控(monitor)与分析系统。 ③开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。 ④协助module建立off-linedefectmonitorsystem,以有效反应生产机台状况。 76.何谓Defect答：Wafer上存在的有形污染与不完美，包括①Wafer上的物理性异物（如：微尘，工艺残留物，不正常反应生成物）。 ②化学性污染（如：残留化学药品，有机溶剂）。 ③图案缺陷（如：Photo或etch造成的异常成象，机械性刮伤变形，厚度不均匀造成的颜色异常）。