※<习题三>一、填空题1、VHDL语言是________标准化语言。
2、一个完整的VHDL程序包含：_____、_____、_____、_____、______五个部分。
3、_______部份说明了设计模块的输入/输出接口信号或引脚。
4、_______部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：_____、_____、_____、_____。
6、关键字实体的英文是：_____。
7、关键字结构体的英文是：_____。
8、VHDL语言常用的库有：_____、_____、_____。
9、结构体的描述方式主要有：_____和_____。
10、IEEE库常用的程序包有：_____、_____、_____。
（）2、实体（ENTITY）不是VHDL程序所必须的。
（）3、一个实体只能有一个结构体。
（）4、OUT模式的信号也可在表达式的右边使用。
（）5、INOUT是双向信号，在表达式的右边使用时信号来自外部。
（）6、BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号（）7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。
（）9、库的好处是可使设计者共享设计成果。
（）10、库的说明语句必须放在实体前面。
（）11、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。
（）12、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。
（）答案:一、填空题1、IEEE2、实体、结构体、库、程序包、配置3、实体4、结构体5、IN、OUT、INOUT、BUFFER6、ENTITY7、ARCHITECTURE8、IEEE库、STD库、WORK库9、行为描述、数据流描述10、STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH11、程序包首、程序包体二、选择题1、D2、B3、C4、C5、C6、A7、D8、C9、B10、C三、判断题1、√2、X3、X4、X5、√6、√7、√8、X9、√10、√11、√12、√※<习题四>一、填空题1、布尔类型（BOOLEAN）的取值只有_____和_____。
2、位类型（BIT）的取值只有_____和_____。
3、SIGNALb:BIT_VECTOR(6TO0),信号b被定义为_____位位宽。
4、仅能用于仿真的数据类型有_____、_____。
5、‘A’，‘a’是不同的_____。
6、字符串是用_____括起来的一个字符序列。
7、错误等级类型用来表示系统的状态，共有四种错误等级：_____、_____、_____、_____。
8、VHDL语言有4类操作符：_____、_____、_____、_____。
9、算术运算符“/”、“MOD”、“REM”可综合的分母/底必须是_____的乘方。
10、VHDL的数据对象有：_____、_____、_____和。
（）2、整数类型使用时必须限定其范围。
（）3、实数类型不能用于逻辑综合。
（）5、数组是将相同类型的数据集合在一起所形成的一个新的数据类型。
（）6、TYPE定义的数据类型是一个“新”类型。
（）7、SUBTYPE定义的数据类型是原类型的一个子集，仍属原类型。
（）8、VHDL语言是一种类型特性很强的语言，要求操作对象和操作数的数据类型必须一致，不能将不同类型的信号连接起来。
（）9、VHDL语言运算符没有优先级。
（）10、使用算术运算时，应严格遵循赋值语句两边的数据的位长一致。
（）11、无论是什么样的运算表达式都能进行逻辑综合。
（）12、常量的设置是为了使设计中的常数更容易阅读和修改。
（）13、变量能用于进程之间传递信号。
(）14、变量是个局部量，其赋值是立即生效的。
（）15、信号是个全局量，其赋值是立即生效的。
（）16、VHDL仿真器允许变量和信号设置初值，但VHDL综合器则不会对其综合处理。
2、VHDL语言常用顺序描述语句有：______、_______、______。
3、wait________a,b;4、wait________clk’enentandclk=’1’;5、ifa>b_______y<=a;_____c>d_______y<=b;Endif;6、CASEsel______WHEN0=>q<=i0;WHEN1=>q<=i1;WHEN____=>NULL;EDN_____;7、FORiIN0___9LOOPtmp:=tmp+1;END______;8、BLOCK内的语句是______语句。
9、进程由_____、_____、____三部份构成。
10、并行信号赋值语句有三种_____、_____、____。
11、选择信号赋值语句的每一子句后是_____号，最后一句是______号。
12、元件例化语句有____关联和____关联两种方式。
13、GAL器件采用________擦除。
14、PAL和GAL器件________在系统编程。
15、PAL和GAL器件需要使用________编程。
二、选择题1、不是顺序语句使用的程序部分是_______:A：进程内部B：函数内部C：过程内部D：结构体内部2、不是顺序语句是_______:A：processB：ifC：caseD：loop3、不是顺序语句是______:A：blockB：ifC：caseD：wait4、不是顺序语句是_______:A：componentB：ifC：caseD：loop5、在下面程序结构______中执行的语句是并行语句:A：进程B：函数C：过程D：结构体6、布尔表达式Y=AB+C的正确表达式是_______:A：Y<=AANDBORC;B：Y<=AAND(BORC)C：Y<=AC+CD：Y<=AANDB+C7、进程内不能定义:A：常量B：变量C：信号D：子程序8、进程之间通过_______传递信息:A：变量B：信号C：函数D：过程9、有优先级关系的语句是_______:A：IFB：LOOPC：CASED：NULL10、有优先级关系的语句是_______::A：简单赋值语句B：条件赋值语句C：选择赋值语句D：元件例化语句三、判断题1、顺序语句按语句的先后顺序执行。
（）2、进程语句本身是并行语句，但其内部是顺序执行的。
（）3、函数内部也可以有并行描述语句。
（）4、进程内部也可有并行描述语句。
（）5、case语句应将表达式的所有取值都列出来。
（）6、FOR…LOOP循环中使用的变量需预先定义。
（）7、NEXT语句只能跳出本次循环。
（）8、EXIT语句结束整个循环。
（）9、WAITFOR20ns也能进行综合。
（）10、并行语句在结构体中执行是同步的，其执行方式与程序书写顺序无关。
（）11、一个结构体只能有一个进程。
（）12、进程之间可以通过变量传递信息。
（）13、进程只有在其敏感信号发生变化时才被执行。
（）14、进程内定义的是局部量。
（）15、条件信号赋值语句有优先级的关系。
（）16、选择信号赋值语句不允许有条件重叠现象。
（）17、条件信号赋值语句允许有条件涵盖不全现象。
（）18、元件例化语句位置关联时位置必须一一对应。
（）答案:一、填空题1、进程、函数、过程2、if、case、loop3、on4、until5、thenelsifthen6、ISOTHERSCASE7、TOLOOP8、并行9、敏感信号参数表、说明部分、顺序描述语句部分10、简单信号赋值语句、条件信号赋值语句、选择信号赋值语句11、逗、分12、位置、名字二、选择题1、D2、A3、A4、A5、D6、A7、C8、B9、A10、B三、判断题1、√2、√3、X4、X5、√6、X7、√8、√9、X10、√11、X12、X13、√14、√15、√16、√17、√18、√EDA試卷答案一、单项选择题1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→________→编程下载→硬件测试。
P14A.功能仿真B.时序仿真C.逻辑综合D.配置3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____。
P25A.软IPB.固IPC.硬IPD.全对4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
P15A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_____实现其逻辑功能。
P42A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述________。
P274A.器件外部特性B.器件的内部功能C.器件外部特性与内部功能D.器件的综合约束7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中______不属于面积优化。
P238A.流水线设计B.资源共享C.逻辑优化D.串行化8.进程中的信号赋值语句，其信号更新是______。
P134A.立即完成B.在进程的最后完成C.按顺序完成D.都不对9.不完整的IF语句，其综合结果可实现____。
P147A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10.状态机编码方式中，其中____占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
P221A.一位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码二、VHDL程序填空1.下面程序是1位十进制计数器的VHDL描述，试补充完整。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA和CPLD芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：(本大题共5小题，每小题3分，共15分)。
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）A.仿真器B.综合器C.适配器D.下载器12．在执行MAX+PLUSⅡ的（d）命令，可以精确分析设计电路输入与输出波形间的延时量。
A.CreatedefaultsymbolB.SimulatorpilerD.TimingAnalyzer13．VHDL常用的库是（A）A.IEEEB.STDC.WORKD.PACKAGE14．下面既是并行语句又是串行语句的是（C）A.变量赋值B.信号赋值C.PROCESS语句D.WHEN…ELSE语句15．在VHDL中，用语句（D）表示clock的下降沿。